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Tanner - 硅光器件設計、Foundry Process Integration和Test Chip設計解決方案

更新日期:2017-12-21 13:54:24  瀏覽次數:3215次  作者:admin  【打印此頁】  【關閉

  在今天的模擬電路設計的世界里,速度比以往任何時候都更重要。為了在高效、高生產力的市場競爭,你需要一個已經證明它能夠加速商業成功項目的設計周期的工具集奧。

       

      Tanner EDA的 L-Edit?通過組合最快速的渲染,提供強大的功能,超過最苛刻的用戶需求,滿足您的需要。主要的模擬/混合信號集成電路設計PC平臺工具,使您可以使用最少的培訓開始工作??焖倮L制和編輯,比其他布局工具使用更少的按鍵和鼠標點擊。使用強大的功能,比如交互式DRC,對象捕捉,和對齊,使工作更有效率,節省時間和金錢肯。


       L-Edit通過讀寫OpenAccess數據庫,提高您的生產力,,使您可以輕松地與第三方分享設計工具。在團隊中與多用戶工作,當你開始編輯cell時,支持隱性鎖定,然后關閉窗口時釋放它。通過直接使用foundry提供的文件節省時間,讓你避免手動設置技術信息思。

對于物理設計工具,減少CAD支持負擔,使您能夠專注于其他至關重要的任務。


精確的創建版圖

       L-Edit提供更精確,可以執行復雜的布爾和派生層操作任意多邊形的形狀和曲率。執行與、或、異或、減、增長和縮小對象。顯示坐標和距離值在任何技術單元,并在任何形狀周圍自動添加保護環。進一步提高您的生產力,將多個布局函數映射到一個單一的按鍵。


●執行完整的層次化版圖,在無限數量的層上,任意角度和和曲線多邊形無限數量的層  

●使用正交、45°、all-angle和彎曲繪圖模式  

●市場上最快的渲染,查看你的設計

●使用命令行接使運行自動化


使用SDL加速版圖設計


●讀網表和自動生成參數化模塊,加入你的設計中。

●顯示飛線,允許最小化布線擁塞

 標識已存在的幾何結構作為指定線網的一部分,且通過線網撕裂幾何結構

●執行工程改變命令(ECO)且高亮網表中的差異

● 在T-Spice中使用網表文件,HSPICE, PSpice, 結構化 Verilog, 或 CDL 格式

● 使用Tanner的SDL 短路和開路連接性檢查器檢查連接性

● 使用 Tanner的 auto-router組裝芯片


       L-Edit還支持參數化的cell稱為T-cell。與T-cell,創造多功能Cell,由用戶定義的輸入參數和版圖生成代碼組成。T-cell擴展傳統的幾何cell的靈活性和自動化,包括L-Edit的用戶可編程接口(UPI)。

       L-Comp?,一套高級組合功能,提供了一個簡單的工具箱,用于創建T-Cell 代碼。使用L-Comp有效地在設計中創建、放置和對齊單元實例


有效地導航


     L-Edit 提供內建的庫導航器,使你可以:

    有效跨越自頂向下和自底向上的層次化設計,無實體單元視圖,或按修改日期排列單元視圖.

    從庫文件、其他設計文件或當前設計數據庫拖放單元到版圖

●可向下到層次化的任意層次查看版圖

●鎖定或解鎖單元以保護設計不受任何改變

●在當前層次或整個設計中,易于用另一單元替代一單元的實例

● L-Edit的多庫支持,最大化IP復用

●在原理圖、版圖和LVS報告間交叉查看,且高亮節點或器件


整個編輯過程中獲得完全控制


      L-Edit提供了足夠的靈活性和控制需求以掌握編輯過程。通過同時編輯多個對象的屬性可以大大簡化過程。使用L-Edit,您可以立即進入任何對象的層次結構,使其容易編輯邊緣、角和弧。您可以快速伸展或收縮多個邊緣用于多個版圖。

●使用虛擬層板,從版圖中直接改變當前的繪圖層

●執行無限次的撤銷和重做操作

●執行任意角度旋轉、翻轉、合并、咬和切片操作

●通過捕捉光標到對象頂點、邊緣、中點、中心點、交叉點和實例,加速繪圖和編輯

●執行一鍵式水平或垂直對齊對象、等距對象、或拼貼對象水平,垂直或二維陣列

●指定一個參考點進行編輯操作,如對象旋轉、翻轉、移動,或使用基點位置進行實例放置


通用工作環境


      L-Edit易用性的好處,節省時間和金錢

●用得起、可定制、容易管理的工具,提供強大的功能

●提供快速學習曲線

●使您可以導入和導出GDS、OASIS、DXF,、Gerber 和 CIF 文件格式

●提供多語言菜單(英語、日語、簡體和繁體中文,德語,意大利語,和俄語)

● 定制和過濾層調色板只顯示層中使用的文件,當前單元,或單元及其層次結構,允許您更快地完成你的版圖

●使您能夠輕松地剪切和粘貼版圖到您的文檔流


從參數化器件生成版圖


      HiPer DevGen 對于大多數器件提供版圖生成器。其對于任何工藝易于配置以確保DRC正確的版圖。器件包括MOSFET、電阻、電容生成器。集成SDL的HiPer DevGen 可識別電流鏡和差分對并生成考慮寄生、保證最好的匹配的一致的、高質量的版圖。對于特定器件,使用L-Edit的自動版圖T-Cell生成器快速完成T-Cell庫。


創建自動化宏


       L-Edit強大的用戶可編程接口(UPI)允許您創建自動化版圖布局、幾何綜合、批量驗證和先進分析的宏。您可以進一步提高您的生產力,將多個版圖函數映射到一個單一的按鍵。UPI宏都使用TCL,C和c++語言編寫,且可以直接在L-Edit中執行或編譯作為DLL。


使用交互式DRC修改版圖

編輯版圖時,L-Edit交互式DRC實時顯示違反規則,有助于您第一次創建緊湊、無錯誤的版圖。交互式DRC在同一單元的對象和單元層次化的底層之間同時檢查規則違反。


節點高亮簡化驗證


      L-Edit 節點高亮提供可視化連接的節點高亮,使你可以快速查找和定位LVS問題。

●指向版圖中的一個對象,不管層次結構,顯示所有的基于一組連接規則幾何連接到對象。

●高亮顯示原理圖網表和從版圖提取的網表的差異

●以不同的顏色查看多個節點

● 向下追蹤短路和開路

● 在LVS期間,顯著提高設計效率



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